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Desenvolvimento de uma arquitetura de hardware de um estimador de vetores de movimento de precisão sub-pixel seguindo o padrão HEVC

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Desenvolvimento de uma arquitetura de hardware de um estimador de vetores de movimento de precisão sub-pixel seguindo o padrão HEVC

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Título Desenvolvimento de uma arquitetura de hardware de um estimador de vetores de movimento de precisão sub-pixel seguindo o padrão HEVC
Outro título Development of a sub-pixel hardware motion vector estimation architecture according to the HEVC standard
Autor Teixeira, Gabriel Diego
Orientador Bampi, Sergio
Data 2014
Nível Graduação
Instituição Universidade Federal do Rio Grande do Sul. Instituto de Informática. Curso de Ciência da Computação: Ênfase em Engenharia da Computação: Bacharelado.
Assunto Microeletronica
Vídeo digital
[en] Digital video
[en] Fractional motion estimation
[en] HEVC
[en] Motion estimation
Resumo Este artigo descreve o Trabalho de Graduação 2 de Gabriel Diego Teixeira o qual propõe uma arquitetura de hardware de um estimador de vetores de movimento de precisão sub-pixel seguindo o padrão HEVC. Este trabalho tem como motivo a necessidade de se melhorar o desempenho dos codificadores de vídeo, em especial do novo padrão HEVC, que requerem uma grande capacidade computacional para realizar a compressão de uma seqüência de vídeo em alta definição com uma boa qualidade visual e alta taxa de compressão. O padrão HEVC possui diversos módulos e o módulo de estimativa de movimento é o consome mais recursos durante a codificação, embora também seja responsável pela maior parte dos ganhos na compressão de vídeo. Neste trabalho é apresentado uma proposta de arquitetura de hardware do módulo de estimativa de movimento fracionário, que faz parte do módulo de estimativa de movimento, que tem como objetivo reduzir a intensidade computacional do codificador.
Abstract This article describes the final project of Gabriel Diego Teixeira which proposes an hardware architecture of a sub-pixel motion vector estimator according to the HEVC standard. This project has as motivation the need to improve the video encoders, specially the new HEVC standard, which require a high computing capacity to perform the compression of a high definition video sequence with a good visual quality and compression rate. The HEVC standard has many modules and the motion estimation module is the most computing intensive task during the encoding, although it also allows most of the gains in compression during the video encoding. In this article is presented a proposition of hardware architecture of the fractional motion estimation module, which is part of the motion estimation module, which has as objective the reduction of the computing intensity of the encoder.
Tipo Trabalho de conclusão de graduação
URI http://hdl.handle.net/10183/110733
Arquivos Descrição Formato
000952698.pdf (873.2Kb) Texto completo Adobe PDF Visualizar/abrir

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