An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm

Abstract

Com os novos limites de taxa de transmissão impostos pelas aplicações dos dias de hoje, arquiteturas de hardware dedicadas se fazem necessárias para obtermos uma correção de erros adequada a estes. Para tal, a evolução das soluções baseadas em códigos Low Density Parity Check para códigos nãobinários é necessária, e esta, implica em um aumento na complexidade de decodificação. O melhor algoritmo desenvolvido até hoje que provê um bom compromisso entre complexidade de hardware e performance é o Extended Min-Sum usando o esquema de Forward Backward. Infelizmente, este apresenta baixa taxa de transferência e alta latência. Neste trabalho um novo hardware para o Check-Node de um decodificador LDPC não-binário baseado no algoritmo Syndrome-Based é apresentado. Ele mostra uma performance equivalente ao EMS-FWBW, combinado de área reduzida, baixa latência e alta vazão.