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Efeitos da radiação ionizante e técnicas de proteção aplicadas a projetos de dispositivos MOS customizados

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Efeitos da radiação ionizante e técnicas de proteção aplicadas a projetos de dispositivos MOS customizados

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Título Efeitos da radiação ionizante e técnicas de proteção aplicadas a projetos de dispositivos MOS customizados
Outro título Ionizing radiation effects and radiation hardened by design applied into MOS transistors
Autor Vaz, Pablo Ilha
Orientador Wirth, Gilson Inacio
Data 2015
Nível Mestrado
Instituição Universidade Federal do Rio Grande do Sul. Instituto de Informática. Programa de Pós-Graduação em Microeletrônica.
Assunto Microeletronica
Radiação ionizante
[en] CMOS
[en] ELT
[en] Enclosed-gate
[en] Hardened by design
[en] RHBD
[en] SEE
[en] TID
Resumo Os efeitos produzidos pela interação da radiação ionizante com os circuitos integrados podem ser classificados em efeitos de eventos únicos (Single Event Effects - SEE), comumente relacionados a problemas transientes, e efeitos de dose total ionizante (Total Ionization Dose - TID), os quais se originam em decorrência do longo tempo de exposição à radiação ionizante. Com relação à proteção desses circuitos, técnicas, como redundâncias temporais e espaciais, podem ser aplicadas a fim de reduzir a ocorrência de eventos transientes. Por outro lado, efeitos de TID e mesmo alguns SEE específicos, como os que causam degradações permanentes do circuito, podem ser atenuados drasticamente através de técnicas propostas em nível de layout. Nesse contexto, este trabalho analisa os conceitos básicos envolvidos na interação da radiação com o transistor MOS, desvios de suas características elétricas e técnicas de atenuação dos efeitos acumulativos aplicadas em níveis de arquitetura de sistemas, de processo de fabricação e de dispositivo. Contudo, este trabalho realiza uma abordagem mais detalhada de técnicas de tolerância em nível de layout. A tolerância em nível de layout do transistor é o resultado da combinação entre tecnologia escolhida agregada ao uso de anéis de guarda (guard rings) e aplicação de técnicas em nível de dispositivo como, por exemplo, a de geometria fechada (enclosed-gate). Este trabalho explora diferentes topologias de geometria fechada analisando diferentes modelagens e estimativas de razão de aspecto (W𝐿⁄L). Além disso, todas as análises e propostas apresentadas ao longo deste trabalho levam em conta o ambiente de projeto comercial, de forma que os dispositivos e técnicas propostas possam ser aplicadas e fabricadas utilizando ferramentas de projeto comerciais, respeitando restrições quando a dimensões e espaçamentos entre estruturas de acordo com requisitos comerciais de litografia. Os resultados obtidos corroboram o fato de que ao custo de área é possível que se obtenha um dispositivo mais tolerante à radiação e, neste caso, técnicas de mais alto nível ainda podem ser aplicadas de forma a atingir uma maior eficiência de proteção.
Abstract Studies related to ionizing radiation effects into MOS transistors are usually classified into two main groups, Single Event Effects (SEE) and Total Ionization Dose (TID). The former is related to transient effects and the later to the permanent effects which occurs during the whole lifetime of integrated circuits and devices. Architecture level for SEE mitigation techniques usually involves redundancy and majority voters, on the other hand, TID mitigation techniques act avoiding or reducing the weak and critical regions in the layout perspective. In this context this work proposes the analysis of primary physical mechanisms of radiation effects in semiconductor components and MOS transistors by exploring the electrical properties and related degradations. The mitigation (or hardening) techniques are explored not only at the architectural level but also by processes improvements. Nonetheless, this work is primarily focused to achieve a radiation hardened circuit by applying specific changes in the layout perspective making the design named as Radiation Hardened by Design (RHBD). Trading the area and circuit density it is possible to harden the most basic building block of electrical circuits (MOS transistors) and, in this case, by applying higher levels of mitigation techniques it is even possible to harden the entire circuit. Hardening by device is a combination of technology node, use of guard rings and techniques such as Enclosed Layout Transistor (ELT). Thus, this work realizes a comparative study of different proposed models to estimate the effective W/L aspect ratio in ELTs. Moreover, the analysis and approaches presented throughout this work take into account the commercial context, i.e., respecting the commercial Process Design Kits rules.
Tipo Dissertação
URI http://hdl.handle.net/10183/129819
Arquivos Descrição Formato
000977603.pdf (3.599Mb) Texto completo Adobe PDF Visualizar/abrir

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