Projeto e avaliação de células padrão para a concepção de circuitos integrados assíncronos em nanotecnologia de baixo consumo

Abstract

A indústria de semicondutores inova sistematicamente com a criação de nanotecnologias de fabricação de circuitos integrados voltadas ao projeto de sistemas eletrônicos de baixo consumo. Este trabalho avalia a nova nanotecnologia 28 nm Fully-Depleted Silicon On Insulator (FD-SOI) aplicada na concepção de células padrão de sistemas assíncronos. Diferente das tecnologias convencionais, a tensão do substrato de um transistor FD-SOI é variável, permitindo através de mecanismos de polarização a gestão do consumo local de células do sistema. Complementarmente, os circuitos assíncronos apresentam-se como uma solução sólida para a redução do consumo dinâmico. Um estudo sobre a polarização de células básicas em tecnologia FD-SOI foi realizado neste trabalho visando sua aplicação na concepção de sistemas assíncronos de baixo consumo. Foi visto que o consumo pode ser reduzido em até 25 % unicamente com a polarização do circuito. A partir de opções de transistor em uma biblioteca standard-cell, obtem-se circuitos até duas vezes mais rápidos e um consumo de energia até 2,5 vezes menor. Foram analisadas duas arquiteruras para célula de polarização, possuindo uma diferença de 30 % em relação ao atraso. Para circuitos assíncronos C-Elements a diferença pode chergar a 29 % em velocidade e de 8,5 vezes em consumo de energia. Essas variações de performance e consumo demonstram a amplitude que se pode alcançar quando no emprego de tecnicas de controle de performace automáticos com uso de lógica de concepção assíncrona.

The focus of this work is on the static power reduction for microelectronics systems. In one hand, the FD-SOI technology (Fully-Depleted Silicon on Insulator) allows the reduction of the static power consumption by biasing control. Complementarily, asynchronous circuits are known as an interesting solution for dynamic power saving. Both circuit design methodologies permits not just a gain on static and dynamic power consumption, but also open new prospects for devices layout and arrangement. This, in turn, provides new power saving techniques. Therefore, this work presents a study about the biasing effects on power saving using FD-SOI 28nm technology. Simulation results showed the possibility to reduce power consumption in 25 % thanks to the biasing scheme. A standard cell library offers a viriaty of transistors giving circuits 2 times faster and a range of approximatly 2.5 times in power consumption. Two architectures for automatic biasing circuits are presented, showing a difference of 30 % in delay and 2 times in power consumption. For the asynchronous CElements, 4 archtectures were compared showing a difference of 29 % in delay and nearly 8.5 in power consumption. Those ranges of performances and power consumptions justifys the use of automatic performance control using asynchronous circuits desing.