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SAT based environment for logical capacity evaluation of via configurable block templates

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SAT based environment for logical capacity evaluation of via configurable block templates

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Título SAT based environment for logical capacity evaluation of via configurable block templates
Autor Dal Bem, Vinícius
Orientador Ribas, Renato Perez
Co-orientador Reis, Andre Inacio
Data 2016
Nível Doutorado
Instituição Universidade Federal do Rio Grande do Sul. Instituto de Informática. Programa de Pós-Graduação em Microeletrônica.
Assunto Circuitos integrados
Microeletronica
[en] Block templates
[en] CAD
[en] Computer-aided design
[en] Digital IC design
[en] Logical capacity
[en] Manufacturing yield
[en] Nanometer technology
[en] Photolithography
[en] Regular layout
[en] SAT
[en] Satisfiability
[en] Structured ASIC
[en] Via-configurable
Abstract Structured ASICs with regular layouts comprise a design-based solution for IC manufacturing yield loss in nanometer technologies caused by photolithography distortions. Via-configurable structured ASICs is even a more restrictive digital IC design method, based on the repetition of a block template comprising all layout layers except the vias one. The choice of such a design strategy impacts greatly the final circuit characteristics, arising the need for specific CAD tools to allow template evaluation and comparison in different aspects. This work presents a SAT-based CAD environment for evaluating the logical capacity aspect of via-configurable block templates. The proposed environment is able to support any user-defined template, and behaves efficiently when applied to block templates presented in related literature.
Resumo ASICs estruturados com leiautes regulares representam uma das soluções para a perda de rendimento de fabricação de circuitos integrados em tecnologias nanométricas causada pela distorção de fotolitografia. Um método de projeto de circuitos integrados ainda mais restritivo resulta em ASICs estruturados configuráveis apenas pelas camadas de vias, que são compostos pela repetição do mesmo modelo de bloco em todas as camadas do leiaute, exceto as camadas de vias. A escolha do modelo de bloco tem grande influência nas características do circuito final, criando a demanda por novas ferramentas de CAD que possam avaliar e comparar tais modelos em seus diversos aspectos. Esta tese descreve um ambiente de CAD baseado em SAT, capaz de avaliar o aspecto de capacidade lógica em padrões de blocos configuráveis por vias. O ambiente proposto é genérico, podendo tratar quaisquer padrões de bloco definido pelo usuário, e se comporta de maneira eficiente quando aplicado aos principais padrões já publicados na literatura.
Tipo Tese
URI http://hdl.handle.net/10183/142737
Arquivos Descrição Formato
000994883.pdf (5.452Mb) Texto completo Adobe PDF Visualizar/abrir

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