Scheduling mechanisms for DRAM memory controllers

Abstract

Over the last decades, the performance disparity between processor and memory has steadily grown in computer systems, an issue commonly known as MemoryWall (WULF; MCKEE, 1995). Since Dynamic Random-Access Memory (DRAM) is the most common type of main memory in computer systems, intense research efforts have been made to improve its performance and energy efficiency. However, DRAM design space exploration comes with problems. Although cycle-accurate memory simulators can simulate timings in a very precise manner, the simulation can become extremely slow. By moving to a higher abstraction level, through the virtual prototyping method, simulation speedup can be achieved with negligible losses in accuracy. Seeing that the DRAM memory controller is a key block for the overall memory system performance, it is integrated onto the same chip of the multiple CPU cores that require access to the off-chip main memory. Therefore, in this work, schedulers of the DRAM controller were modeled with System- C/TLM 2.0 (IEEE Computer Society, 2012) in DRAMSys (JUNG M.; WEIS; WEHN, 2015), a flexible DRAM subsystem design space exploration framework. The DRAMSys restructuring was the main technical contribution of this work. Then, the controller was simulated with different scheduling mechanisms in order to better understand the memory system bottlenecks and to investigate which scheduler provides the best compromise between characteristics, such as bandwidth, thread-fairness and energy consumption.

Ao longo das últimas décadas, a disparidade de desempenho entre o processador e memória tem crescido cada vez mais, uma questão comumente conhecida como Memory Wall (WULF; MCKEE, 1995). Tendo em vista que Memória Dinâminca de Acesso Randômico (DRAM) é a forma mais comum de memória em sistemas computacionais, intensas pesquisas têm sido feitas para melhorar seu desempenho e eficiência energética. Entretanto, a exploração do espaço de projeto de DRAM vem com problemas. Apesar de simuladores de memória cycle-accurate poderem simular timings de maneira muito precisa, a simulacão pode se tornar extremamente lenta. Movendo-se para um mais alto nível de abstração, através do método de prototipação virtual, a simulação pode ser acelerada com erros desprezíveis. Como o controlador de memoria DRAM é um bloco crítico para o desempenho global do sistema de memória, ele é integrado no mesmo chip dos múltiplos núcleos de CPU os quais demandam accesso a memória principal off-chip. Portanto, neste trabalho, escalonadores do controlador de DRAM foram modelados com SystemC/TLM 2.0 (IEEE Computer Society, 2012) no DRAMSys (JUNG M.; WEIS; WEHN, 2015), um framework flexível de exploração do espaço de projeto do subsistema da DRAM. A reestruturação do DRAMSys utilizando SystemC/TLM 2.0 foi a principal contribuição técnica deste trabalho. Em seguida, o controlador foi simulado com diferentes mecanismos de escalonamento com o objetivo de melhor compreender os gargalos do sistema de memória e de investigar qual escalonador fornece o melhor compromisso entre características como largura de banda, thread-fairness e consumo de energia.