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Projeto de um codificador/decodificador Viterbi integrado

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Projeto de um codificador/decodificador Viterbi integrado

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Título Projeto de um codificador/decodificador Viterbi integrado
Outro título Integrated Viterbi encoder/decoder design
Autor Pacheco, Roberto Vargas
Orientador Bampi, Sergio
Data 2002
Nível Mestrado
Instituição Universidade Federal do Rio Grande do Sul. Instituto de Informática. Programa de Pós-Graduação em Computação.
Assunto Circuitos autotestaveis
Microeletronica
[en] ASIC
[en] Parallel processes
[en] Pipeline architecture
[en] Viterbi coding
Resumo Com o aumento da densidade de transistores devido aos avanços na tecnologia de fabricação de IC, que usam cada vez dimensões menores e a possibilidade de projetar chips cada vez mais complexos, ASIC (Application Specific Integrated Circuit) podem de fato integrar sistemas complexos em um chip, chamado de System-on-chip. O ASIC possibilita a implementação de processos (módulos) paralelos em hardware, que possibilitam atingir as velocidades de processamento digital necessárias para as aplicações que envolvem altas taxas de dados. A implementação em hardware do algoritmo Viterbi é o principal foco dessa dissertação. Este texto mostra uma breve explicação do algoritmo e mostra os resultados desta na implementação do algoritmo em software e hardware. Uma arquitetura com pipeline é proposta e uma implementação em HDL (Hardware Description Language) é mostrada.
Abstract With the increasing density of gates due to advances in the IC manufacturing technology that uses increasingly smaller feature sizes, and the possibility to design more complex systems, ASIC's (Application Specific Integrated Circuit) can in fact integrate complete systems in a single chip, namely Sysntem-on-chip. The ASIC allows the implementation of parallel processes in hardware that makes possible to reach the necessary speed for the applications that need high data rates. The hardware implementation of the Viterbi encoder algorithm is the main focus of this dissertation. The text gives a brief tutorial of the algorithm and shows the results of its implementation in software and in hardware. A pipelined architecture is proposed and implemented in HDL.
Tipo Dissertação
URI http://hdl.handle.net/10183/17789
Arquivos Descrição Formato
000723533.pdf (1.984Mb) Texto completo Adobe PDF Visualizar/abrir

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