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Otimização de interconexões através de AIGs

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Otimização de interconexões através de AIGs

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Título Otimização de interconexões através de AIGs
Outro título Interconnections optimization through AIGs
Autor Carvalho Júnior, Alberto dos Santos
Orientador Reis, Andre Inacio
Data 2010
Nível Graduação
Instituição Universidade Federal do Rio Grande do Sul. Instituto de Informática. Curso de Engenharia de Computação.
Assunto Microeletronica
Processamento : Imagem
[en] Interconnect delay optimization
[en] Logical synthesis
[en] Placement
[en] VLSI
Resumo A tecnologia VLSI tem experimentado uma constante redução na dimensão de seus dispositivos (i.e. o tamanho mínimo do transistor), permitindo uma densidade que hoje ultrapassa a casa de centenas de milhões de transistores por chip. Essa contínua redução da dimensão dos dispositivos VLSI tem forte impacto sobre a tecnologia de várias formas. Em primeiro lugar, a densidade dos CIs cresce quadraticamente com a taxa de diminuição do tamanho dos transistores. Em segundo lugar, os dispositivos operam a uma velocidade maior, porém o atraso das interconexões permanece o mesmo, efeito de suas capacitâncias que não diminuem (THEIS, 2000). Esse atraso tem se tornado cada vez mais significativo. Este trabalho propõe um novo fluxo de projeto de circuitos VLSI, orientado a otimização de interconexões. Utilizando uma representação em forma de AIG o circuito é posicionado através de diferentes posicionadores estado da arte e, uma otimização é aplicada duplicando os nodos da AIG nos caminhos críticos, então a AIG é novamente posicionada. O resultado é analisado quanto a não monotonicidade dos caminhos críticos otimizados.
Abstract VLSI technology development has provided a continuous reduction of the feature size of VLSI devices (i.e. the minimum transistor size), allowing a density that exceeds today the hundreds of millions of transistors per chip. This reduction in the size of VLSI devices has a strong impact on the technology in several ways. First, the density of ICs grows quadratically with the rate of decrease in the size of transistors. Second, the devices operate at higher speed, but the delay of interconnections remains the same, as a consequence of the fact that wire resistances and capacitances are not reduced in the same rate (THEIS, 2000). The wire delay has become more and more significant. This work proposes a new design flow of circuits VLSI oriented to interconnection optimization. By using an AIG representation, the circuit is positioned through different state of the art placement tools; an optimization is applied by duplicating the nodes of AIG in critical paths, and then the AIG is positioned again. The result is analyzed of according the factor of non monotonicity of the critical paths being optimized.
Tipo Trabalho de conclusão de graduação
URI http://hdl.handle.net/10183/27978
Arquivos Descrição Formato
000767673.pdf (1.175Mb) Texto completo Adobe PDF Visualizar/abrir

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