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Building transistor-level networks following the lower bound on the number of stacked switches

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Building transistor-level networks following the lower bound on the number of stacked switches

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Título Building transistor-level networks following the lower bound on the number of stacked switches
Outro título Construindo redes de transistores de acordo com o número mínimo de chaves em série
Autor Schneider, Felipe Ribeiro
Orientador Reis, Andre Inacio
Co-orientador Ribas, Renato Perez
Data 2007
Nível Mestrado
Instituição Universidade Federal do Rio Grande do Sul. Instituto de Informática. Programa de Pós-Graduação em Computação.
Assunto Microeletronica
Redes : Computadores
[en] Cell libraries
[en] Logic style
[en] Logic synthesis
Resumo Em portas lógicas CMOS, tanto o atraso de propagação como a curva de saída estão fortemente ligados ao número de dispositivos PMOS e NMOS conectados em série nas redes de carga e descarga, respectivamente. O estilo lógico ‘standard CMOS’ é, em geral, otimizado para um dos planos, apresentando então o arranjo complementar no plano oposto. Consequentemente, o número mínimo de transistores em série não é necessariamente alcançado. Neste trabalho, apresenta-se um método para encontrar o menor número de chaves (transistores) em série necessários para se implementar portas lógicas complexas CMOS. Um novo estilo lógico CMOS, derivado de tal método, é então proposto e comparado ao estilo CMOS convencional através do uso de uma ferramenta de caracterização comercial. A caracterização elétrica de conjuntos de funções de 3 a 6 entradas foi realizada para avaliar o novo método, apresentando significativos ganhos em velocidade, sem perdas em dissipação de potência ou em área.
Abstract Both the propagation delay and the output slope in CMOS gates are strongly related to the number of stacked PMOS and NMOS devices in the pull-up and pull-down networks, respectively. The standard CMOS logic style is usually optimized targeting one logic plane, presenting then the complemented topology in the other one. As a consequence, the minimum number of stacked transistors is not necessarily achieved. In this work, a method to find the lower bound of stacked switches (transistors) in CMOS complex gates is presented. A novel CMOS logic style, derived from such method, is then proposed and compared to conventional CMOS style through a commercial cell characterizer. Electrical characterization of sets of 3- to 6-input functions was done in order to evaluate the new method. Significant gains in propagation delay were obtained without penalty in power dissipation or area.
Tipo Dissertação
URI http://hdl.handle.net/10183/55446
Arquivos Descrição Formato
000858253.pdf (2.533Mb) Texto completo Adobe PDF Visualizar/abrir

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