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dc.contributor.advisorAdário, Alexandro M. S.pt_BR
dc.contributor.authorAlmeida, Andrept_BR
dc.date.accessioned2013-12-04T11:31:03Zpt_BR
dc.date.issued2002pt_BR
dc.identifier.urihttp://hdl.handle.net/10183/82231pt_BR
dc.format.mimetypeapplication/pdf
dc.language.isoporpt_BR
dc.relation.ispartofSalão de iniciação Científica (14. : 2002 : Porto Alegre, RS). Livro de resumos. Porto Alegre : UFRGS, 2002.pt_BR
dc.rightsOpen Accessen
dc.titleComparação de modelamento VHDL e Verilog para síntese em fpgapt_BR
dc.typeResumo publicado em eventopt_BR
dc.contributor.eventSalão de iniciação Científica (14. : 2002 dez. 2-6 : UFRGS, Porto Alegre, RS).pt_BR
dc.subject.sessionMicroeletrônica iipt_BR
dc.subject.cnpqCiências exatas e da terrapt_BR
dc.type.presentationApresentação oralpt_BR
dc.identifier.old-sic20020310pt_BR


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