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dc.contributor.advisorReis, Ricardo Augusto da Luzpt_BR
dc.contributor.authorMoura, Gisell Borgespt_BR
dc.date.accessioned2018-11-14T02:41:10Zpt_BR
dc.date.issued2017pt_BR
dc.identifier.urihttp://hdl.handle.net/10183/184645pt_BR
dc.description.abstractO trabalho usa a síntese do leiaute através do ASTRAN em circuitos que foram otimizados através da técnica de SCCG (Static CMOS Complex Gates) visando alcançar reduções em número de transistores. A metodologia apresentada permite a flexibilidade de utilizar células de quaisquer tamanho ou redes de transistores nos circuito otimizados. O trabalho compara estes circuitos otimizados pela método do ASTRAN e circuitos utilizando a metodologia standard cell. O fluxo de síntese é composto pelas etapas de otimização da netlist, verificação/extração e caracterização da células. O trabalho adaptou as tecnologias de fabricação CMOS de 600nm e 180nm para a ferramenta ASTRAN a partir das informações dos design kits das bibliotecas stantard cell XC06 e XC018 da XFAB. A síntese do leiaute das células complexas geradas é realizada pela ferramenta ASTRAN. Os experimentos foram realizados nas tecnologias de 180nm e 600nm para um conjunto de circuitos de bechmarks do ITC’99. As comparações foram realizadas entre a netlist otimizada e duas netlists geradas para cada biblioteca da XFAB. Uma netlist abrange todas as células da biblioteca e a outra tem uma restrição de células que são consideradas complexas (somadores, multiplexadores, XOR/XNOR, AOI e OAI). A netlist com restrições foi elaborada com a motivação de verificar se uma netlist com células complexas geradas exclusivamente para o circuito alvo se tornaria mais benéfico em termos de redução do número de transistores. Os resultados para 180nm apresentaram reduções nos melhores casos em número de transistores com até 15%, em potência dinâmica com até 24% e em potência de leakage com até 22%. Os resultados para 600nm apresentaram reduções nos melhores casos em número de transistores com até 17%, em área com até 14%, em potência dinâmica com até 22%, em potência de leakage com até 29%. Os experimentos mostraram que é possível alcançar reduções em número de transistores ao combinar o uso do ASTRAN com a técnica de otimização pelo uso de SCCG.pt
dc.description.abstractThe work uses the synthesis of the layout through ASTRAN in circuits that have been optimized through the SCCG technique (Static CMOS Complex Gates) in order to achieve reductions in the number of transistors. The presented methodology allows the flexibility of using cells of any size or transistor networks in the optimized circuits. The work compares these circuits optimized by the ASTRAN method and circuits using the standard cell methodology. The synthesis flow is composed by the netlist optimization, verification / extraction and cell characterization steps. The work adapted 600nm and 180nm CMOS fabrication technologies for the ASTRAN tool from the design information of the XFAB standard cell XC06 and XC018 libraries. The synthesis of the complex cells generated is performed by the ASTRAN tool. The experiments were performed on the 180nm and 600nm technologies for a set of ITC'99 bechmarks circuits. Comparisons were made between the optimized netlist and two netlists generated for each XFAB library. A netlist covers all cells in the library and the other netlist has a restriction of cells that are considered complex (adders, multiplexers, XOR / XNOR, AOI, and OAI). The netlist with restrictions was designed with the motivation to check if a netlist with complex cells generated exclusively for the target circuit would become more beneficial in terms of reducing the number of transistors. The results for 180nm showed reductions in the best cases in the number of transistors with up to 15%, in dynamic power up to 24% and in leakage power with up to 22%. The results for 600nm showed reductions in the best cases in the number of transistors with up to 17%, in an area up to 14%, in dynamic power with up to 22%, in leakage power with up to 29%. The experiments showed that it is possible to achieve reductions in the number of transistors by combining the use of ASTRAN with the optimization technique using SCCG.en
dc.format.mimetypeapplication/pdfpt_BR
dc.language.isoengpt_BR
dc.rightsOpen Accessen
dc.subjectMicroeletrônicapt_BR
dc.subjectAutomatic Layout Synthesisen
dc.subjectGeracao automaticapt_BR
dc.subjectMicroelectronicsen
dc.subjectCADen
dc.subjectSCCGen
dc.subjectOptimized netlisten
dc.titleSíntese automática do leiaute usando o ASTRANpt_BR
dc.typeDissertaçãopt_BR
dc.identifier.nrb001079341pt_BR
dc.degree.grantorUniversidade Federal do Rio Grande do Sulpt_BR
dc.degree.departmentInstituto de Informáticapt_BR
dc.degree.programPrograma de Pós-Graduação em Microeletrônicapt_BR
dc.degree.localPorto Alegre, BR-RSpt_BR
dc.degree.date2017pt_BR
dc.degree.levelmestradopt_BR


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