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Tess evaluateur topologique predictif pour la generation automatique des plans de masse de circuits VLSI

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Tess evaluateur topologique predictif pour la generation automatique des plans de masse de circuits VLSI

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Título Tess evaluateur topologique predictif pour la generation automatique des plans de masse de circuits VLSI
Autor Reis, Ricardo Augusto da Luz
Orientador Não informado
Data 1983
Nível Doutorado
Instituição Institut National Polytechnique.
Assunto Microeletronica
[en] CAD
[en] Floor-plan
[en] Predictive evaluation
[en] Top-down methodology
[en] Topological optimization
[fr] CAO
[fr] Evaluation predictive
[fr] Methodologie descendante
[fr] Optimisation
[fr] Plan de masse
[fr] Topologie
[fr] VLSI
Résumé La prédiction de l'organisation topologique du plan de masse d'un circuit VLSI complexe est très importante pour sa conception. Cette thèse présente une étude sur les proprietés statistiques des dessins des masques des principaux blocs constituant un circuit intégré. Un outil prototype d'évaluation topologique est également présenté. Cet outil donne une évaluation de la forme et de la taille de ces blocs, à partir de leurs spécifications fonetionelles. Il est composé par un ensemble de sousprogrammes d'évaluation spécialisés pour les différents types de blocs fonetionnels qui peuvent constituer un circuit VLSI.
Abstract The prediction of the floor plan topological organization in the design process of a complex VLSI circuit is very important. This thesis presents a study about statistical properties of the main blocks that compose an integrated circuit. A prototype tool for topological evaluation is also presented. This tool provides an evaluation of the shape and size of these blocks from their functional specifications. It is composed of a set of evaluation rotines specialized for the different functional blocks which may constitute a VLSI circuit.
Tipo Tese
URI http://hdl.handle.net/10183/18232
Arquivos Descrição Formato
000100659.pdf (11.86Mb) Texto completo Adobe PDF Visualizar/abrir

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