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Expansão da arquitetura de conjunto de instruções MIPS para suporte à robótica

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Expansão da arquitetura de conjunto de instruções MIPS para suporte à robótica

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Título Expansão da arquitetura de conjunto de instruções MIPS para suporte à robótica
Outro título Instruction set architecture expansion of the mips processor for robotics support
Autor Cruz, Vicente Silva
Orientador Navaux, Philippe Olivier Alexandre
Co-orientador Freitas, Henrique Cota de
Data 2009
Nível Graduação
Instituição Universidade Federal do Rio Grande do Sul. Instituto de Informática. Curso de Ciência da Computação: Ênfase em Ciência da Computação: Bacharelado.
Assunto Robótica
Sistemas embarcados
[en] Computer architecture
[en] Reconfigurable computer
[en] Robotics
[en] Specific architectures
Resumo Arquitetura de computadores é uma área que tem se desenvolvido muito nos últimos anos, e as pesquisas são cada vez mais crescentes. Os avanços tecnológicos atuais nos permitem processar grandes quantidades de dados em pouco tempo, e também auxiliam diversas áreas do conhecimento, como a robótica. Este trabalho tem por objetivo propor a extensão da arquitetura de conjunto de instruções do processador de propósitos gerais MIPS através da inclusão de instruções que auxiliam nos cálculos necessários ao movimento de robôs. Para atingir esse objetivo fez-se um estudo na área da robótica para verificar os tipos de robôs existentes, seguido da análise matemática dos movimentos realizados por esses robôs, e da elaboração das novas instruções. A inclusão das operações robóticas no conjunto de instruções foi feita em duas etapas: a primeira envolveu a modificação e simulação do novo ISA no nível de arquitetura, ou seja, com a abstração dos detalhes físicos de aumento de área e velocidade, e a segunda, o desenvolvimento no nível de hardware para a obtenção desses valores físicos. A primeira etapa teve o objetivo de avaliar o desempenho de velocidade do novo ISA em relação ao original, obtidos através da simulação de uma aplicação que emula o movimento de um braço robótico. Uma vez que se constatou um ganho significativo de desempenho de velocidade com esta inclusão, a próxima etapa focou na geração e avaliação dos custos físicos pelas modificações da organização do processador para que fosse possível incluir essas instruções. Esses resultados foram obtidos através da sintetização da descrição do processador, na linguagem VHDL, em FPGA. Apesar de se obter um aumento significativo da área, a implementação desse processador é viável devido ao aumento da frequência de operação e alto ganho de desempenho de velocidade.
Abstract The computer architecture field has been improving a lot in the later years, and its research is increasing even more. Its current technological advances allow us to process a big amount of data in a short time, and it also helps in others knowledge fields, like robotics. The objective of this work is to propose an extension of the MIPS general purpose processor Instruction Set Architecture through the inclusion of instructions that helps on the needed calculations for the robots moving. To reach this objective we studied the robotics field to check which robot types exists, followed by a mathematical analysis of their movements, and new instructions elaboration. The instruction set inclusion of the robotics operations was made in two steps. The first, it involved the modification and simulation of the new ISA at the architecture level, that is, with the physics details abstraction of area increasing and speed, and the second, the development at hardware level to obtain these physics values. The first step had the objective to compare the new ISA speed performance with the older, checked through the simulation of an application that emulates the movement of a robotic arm. Once we noted a significative speed performance gain with the inclusion, the next step focused on the physics costs generation and evaluation of the processors organization modification needed to insert these instructions. These results were obtained through the processor VHDL description synthetization in FPGA. Even with a significant increase in the area, we noticed that the implementation of this processor is valid, because of the frequency increase and it’s high velocity performance.
Tipo Trabalho de conclusão de graduação
URI http://hdl.handle.net/10183/18543
Arquivos Descrição Formato
000730601.pdf (916.5Kb) Texto completo Adobe PDF Visualizar/abrir

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